ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ ΙΙΙ

Ειδικού Υποβάθρου / Κορμού

1. Kατανόηση του συνόλου προβλημάτων κατά τη σχεδίαση υπολογιστικών ολοκληρωμένων κυκλωμάτων VLSI-ASIC υπέρ μεγάλης κλίμακας σε τενχολογίες χαμηλών νανομέτρων (<60 nm), από το ξεκίνημα σχεδίασης ως το τελικό στάδιο παράδωσης του σχεδιαστικού πακέτου στον κατασκευαστή ολοκληρωμένου κυκλώματος.
2. Θεωρητική γνώση των σχετικών μεθόδων: ανάλυσης και σχεδίασης για χαμηλή κατανάλωση ισχύος, δοκιμών βλαβών, τοποθέτησης και διασύνδεσης, σύνθεσης του δέτρου clock, των μοντέλων PVT και MCMM των στατιστικών ανοχών, της φορμαλιστικής επιβεβαίσης, του φαινομένου των κατωφλίων του ηλεκτρομαγνητικού θορύβου τύπου crosstalk, της σχεδίασης για κατασκευασιμότητα, της οπτικής διόρθωσης (προ-παραμόρφωσης) των σχημάτων σε μάσκες, της αυτόματης σχεδίασης επεξεργαστών βάσει γλώσσας ISP.
3. Εφαρμογή στην πράξη, επάνω σε αντίστοιχα λογισμικά, μέσω σχεδίασης βήμα-βήμα ενός μεγάλου ψηφιακού ολοκληρωμένου κυκλώματος VLSI-ASIC μεγάλης κλίμακας (ένα εκατομμύριο MOSFET / FINFET τρανζίστορ).

● Κατανάλωση ενέργειας και ισχύος στα ψηφιακά κυκλώματα και συστήματα. Σχεδίαση για χαμηλή κατανάλωση ισχύος ● Στατική Χρονική Ανάλυση, STA ● Δοκιμές Βλαβών (fault testing). Τεχνικές Ad-Hoc, BIST, Boundary Scan και Compressed Scan. Η βασική αρχιτεκτονική Scan Test και ο τρόπος εισαγωγής της στην υπό σχεδίαση διάταξη. Το πρότυπο macro IEEE 11.49.x JTAG ● Τοποθέτηση και διασύνδεση στο εμβαδό του πυριτίου (placement and routing, PnR), θεωρία και τεχνικές. ● Σύνθεση δικτυώματος clock CTS (Clock Tree Synthesis). Καθυστέρηση, μετατόπιση, συχνοτικός θόρυβος (jitter) ● Υπολογιστικά ολοκληρωμένα κυκλώματα VLSI-ASIC μεγάλης έκτασης (εκατοντάδες εκατομμύρια λογικών πυλών) και μικρών νανομέτρων (< 40 nm). Πρότυπα περιβλήματος, αντικείμενα και πεδία στο εμβαδό του πυριτίου ● Τέσσερα στάδια σχεδίασης ● 1. Αρχική Σύνθεση. Απεικόνιση και βελτιστοποίηση. Στατική ανάλυση STA κάτω από τα όρια SDC (Synopsis Design Constraints). Σχεδίαση και βελτιστοποίηση κυκλωμάτων για χαμηλή κατανάλωση ισχύος, σύνθεση Scan Test, τοπογραφική σύνθεση ● 2. Φυσική Σχεδίαση. Ανάλυση PVT (Process Voltage Temperature), γωνίες στατιστικών ανοχών STA (corners), ανάλυση MCMM (Multi-Corner Multi-Mode), μέθοδοι Monte Carlo. Σχεδίαση εμβαδού (Floorplanning), ανάλυση DRC (design Rule Check), τοποθέτηση στοιχείων Placement, σύνθεση δικτύου clock, CTS, αυτόματη διασύνδεση (Routing), Επιβεβαίωση (Verification) ● 3. Αναλύσεις Τελικού Σταδίου. Φορμαλιστική επιβεβαίωση (formal verification). Ανάλυση STA τελικού σταδίου με την εξέταση επίδρασης κατωφλίων ηλεκτρομαγνητικού θορύβου τύπου crosstalk από γραμμές διασυνδέσεων πολλαπλών στρωμάτων. ● 4. Σχεδίαση για κατασκευασιμότητα (Design for Manufacturing Flow). Οπτικά σφάλματα κατά την λιθογραφική εμφάνιση δομών στο πυρίτιο ( < 90 nm). Οπτική διόρθωση (προ-παραμόρφωση) σχημάτων σε μάσκες, OPC (Optical Proximity correction). ● Αυτόματη σχεδίαση επεξεργαστών (με έναν και πολλούς πυρήνες) βάσει γλώσσας ISP. Λογισμικό Processor Designer. Προηγμένες μέθοδοι σχεδίασης, μεταφορά προς υλοποίηση σε λογισμικά VLSI-ASIC και FPGA-ASIC.

Υπολογιστικά ολοκληρωμένα κυκλώματα VLSI - ASIC μεγάλης έκτασης και μικρών νανομέτρων (<60 nm), ανάλυση και σχεδίαση για χαμηλή κατανάλωση ισχύος / ενέργειας, στατική χρονική ανάλυση STA, δοκιμές βλαβών, fault testing, τοποθέτηση και διασύνδεση, σύνθεση του δέτρου clock, φυσική σχεδίαση, μοντέλο διαδικασίας PVT, γωνίες στατιστικών ανοχών STA, ανάλυση MCMM, φορμαλιστική επιβεβαίση, κατώφλια ηλεκτρομαγνητικού θορύβου τύπου crosstalk, σχεδίαση για κατασκευασιμότητα, οπτική διόρθωση (προ-παραμόρφωση) σχημάτων σε μάσκες, αυτόματη σχεδίαση επεξεργαστών, γλώσσα ISP.

16-11-2013